Nguyễn Tuấn Phước, Nguyễn Minh Khánh Ngọc
Trung tâm Nghiên cứu & Đào tạo Thiết kế Vi mạch – ĐHQG TP.HCM

TÓM TẮT: Bài báo này trình bày phương pháp tối ưu phần cứng của bộ tạo ma trận nhằm thực hiện các khối xử lý ảnh tốc độ cao trên nền FPGA. Phương pháp này dựa vào cách bố trí các khối chức năng của FPGA để tối ưu hệ thống xử lý ảnh đáp ứng tốc độ xử lý dữ liệu thời gian thực. Bộ tạo ma trận sau khi được tối ưu đã được sử dụng trong hệ thống lọc biên ảnh tốc độ cao theo phương pháp Canny và trên chip FPGA giá rẻ.
Từ khóa: xử lý ảnh tốc độ cao, lọc biên ảnh, FPGA

ABSTRACT: This paper presents a method of optimization for pixel-matrix generator of high speed image-processing system on FPGA platform. This method is based on the layout of the function blocks in FPGA chip to optimize the system for real time processing. The optimized generator has been applied to design the high-speed edge detector using Canny algorithm and the low cost FPGA chip.
Key words: high speed image processing, edge detector, FPGA
Toàn văn bài báo ( Thầy/cô vui lòng đăng nhập bằng email ...@hcmute.edu.vn để xem)
Góp ý
Họ và tên: *  
Email: *  
Tiêu đề: *  
Mã xác nhận:
 
 
   
  
 
 
   
 *
Copyright © Tạp Chí Khoa Học Giáo Dục Kỹ Thuật - Trường Đại Học Sư Phạm Kỹ Thuật - TP.HCM  
Địa chỉ: Phòng 601B, 1 Võ Văn Ngân, Quận Thủ Đức, Thành Phố Hồ Chí Minh. 
Điện thoại: 08-3722.1223 (8168)
Email:
tapchikhgdkt@hcmute.edu.vn

                                      
                                

Truy cập tháng: 20,534

Tổng truy cập:229,867