Tác giả :

Nguyn Chí Nhân- ĐH Khoa hc T Nhiên, Tp.H Chí Minh

Dương Hoài Nghĩa- ĐH Bách Khoa, Tp.H Chí Minh

Đinh Văn Ánh – University of Saskatchewan, Canada

TÓM TT:K thut kết ni ba chiu (3-D) đã được đ xut đ gim đi nhng thách thc đt ra bi nhng mch tích hp cao như SoC. Bng vic cung cp nhiu lp trong mch tích hp cùng vi mt đ kết ni cao gia các lp này, công ngh tích hp 3-D cung cp cho nhng nhà thiết kế mch s mt gii pháp tt trong vic gii quyết nhng vn đ mà h gp phi ngày càng gia tăng kết ni trong mch tích hp cao đó là vn đ v công sut tiêu th và đ tr. Trong bài báo này, chúng tôi s tho lun tng th v lưu trình tích hp 3-D, phân tích mch tích hp 3-D, hiu sut chiu dài dây kết ni trong mch tích hp 3-D, nhng đc đim v thi gian và năng lượng ca mch tích hp 3-D.

ABSTRACT: Three-dimensional interconnect technologies have been proposed in order to mitigate design challenges posed by VLSI such as SoC. By providing multiple layers in integrated circuits together with high-density local interconnects between these layers, 3-D technologies give digital-circuit designers greater freedom in meeting power and delay budgets that are increasingly interconnect-dominated. In this paper, we will discuss the overall 3-D integration process flow, analysis of 3-D integrated circuits, wire-length performance of 3-D integrated circuits, timing characteristics and energy characteristics of 3-D ICs.

Góp ý
Họ và tên: *  
Email: *  
Tiêu đề: *  
Mã xác nhận:
 
 
   
  
 
 
   
 *
Copyright © Tạp Chí Khoa Học Giáo Dục Kỹ Thuật - Trường Đại Học Sư Phạm Kỹ Thuật - TP.HCM  
Địa chỉ: Phòng 601B, 1 Võ Văn Ngân, Quận Thủ Đức, Thành Phố Hồ Chí Minh. 
Điện thoại: 08-3722.1223 (8168)
Email:
tapchikhgdkt@hcmute.edu.vn

                                      
                                

Truy cập tháng: 18,573

Tổng truy cập:245,512